技術資料ダウンロ―ド
FPGA利用によるCPU負荷の削減
| 設計内容分類 | FPGA |
|---|---|
| 解決できる課題 | CPU負荷低減 |
実現したい仕様・課題
負荷の大きな演算をCPUで行うとCPU時間が増加し、システム全体のパフォーマンスが低下する恐れがあります。負荷の大きな演算でもCPU不可を削減し、パフォーマンスを維持したいという場合、以下のような設計のポイントを考慮する必要があります。
設計のポイント
★CPU単独の構成 単位データのメモリ読み書きが発生し、最終の演算速度はCPU性能やアイドル状況に依存します。
★CPU＋FPGAによる構成 入力データを高速なクロックに同期したストリーミングデータとして取り扱い、演算回路に入力して結果をレジスタに格納します。CPUの動作は入力データのメモリへの格納、演算開始のトリガ出力、結果の取得を行うだけで済み、負荷を軽減することができます。
補足情報
設計のポイント 一覧
FPGA設計のポイント
- verilog記述のポイント：always内の出力はできる限り少なくする
- 定数のビット幅明示
- FPGAによるスキャンコンバータの実装
- ストリーミングデータ参照による高速演算処理
- FPGAによるLCDコントローラの実装
- USB HS FIFOによる高速計測アプリケーションの実装
- verilog記述のポイント：連接演算子を使う
- verilog記述のポイント：複雑な組み合わせ回路にfunctionを使用する
- verilog記述のポイント：wireとregの違い
- verilog記述のポイント：双方向ピン(inout)を使用する
- verilog記述のポイント：モジュールの接続
- verilog記述のポイント：output regを使用する
- verilog記述のポイント：定数にparameterを使う
- verilog記述のポイント：二次元配列
- verilog記述のポイント：ブロッキング・ノンブロッキング
- DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
- PC搭載システムのダウンサイジング
- 複数のSPIデバイスの同時制御
- ソフトコアプロセッサ使用によるマイコンとゲートアレイのワンチップ化
- FPGA利用によるCPU負荷の削減
0246-43-4001