ストリーミングデータ参照による高速演算処理

データをメモリへ格納してランダムに読み書きするのではなく、高速クロックに同期した「ストリーミングデータ（連続的に流れてくるデータ列）」として扱い、パイプライン化した演算回路へ次々と流し込む構成が有効です。各演算ステージをレジスタで区切ってパイプライン化すれば、1クロックごとに新しいデータを投入でき、ステージ数ぶんのレイテンシはあるものの、スループットはクロックレートに比例して向上します。FIRフィルタや積和演算（MAC）、移動平均といった処理はこの方式と相性がよく、FPGA内の乗算器やDSPブロックを並列に活用することで、CPU単独では到達できない演算速度を実現できます。CPUは入力データのバッファへの格納、演算開始トリガの発行、結果レジスタの取得を担うだけで済み、演算そのものはFPGAにオフロードされるため、CPU負荷を大幅に低減できます。設計時には、入力データレートと演算パイプラインのスループットを整合させ、必要に応じてFIFOでレート差を吸収することが、データを取りこぼさない安定処理のポイントとなります。