verilog記述のポイント：always内の出力はできる限り少なくする

1つのalwaysブロックに出力信号を詰め込みすぎると、信号間の依存関係が見えにくくなり、予期しない動作やタイミング劣化を招きやすくなります。原則として「機能ごと・出力ごとにalwaysを分割し、各ブロック内で扱う出力はできる限り少なく記述する」ことを推奨します。出力を1つに絞って記述すれば、その信号がどの条件でどのように変化するかを1ブロック内で追跡でき、レビューやデバッグの効率が大きく向上します。順序回路（always @(posedge clk)）ではすべての代入をノンブロッキング代入（<=）に統一し、リセット条件をブロック先頭で明示することで、安全な初期化と再現性の高い動作が得られます。組み合わせ回路を記述する場合は、すべての分岐で出力に値が代入されるようにし、defaultやelseを用いて未定義状態を残さないことがラッチ防止の要点です。ブロック分割によって記述量はやや増えますが、信号ごとの責務が明確になり、機能追加や仕様変更時の影響範囲を局所化できるため、結果的に開発全体のリードタイム短縮と品質安定につながります。

【コード例】
// 出力ごとにalwaysを分割し、各ブロックの出力は1つに絞る
always @(posedge clk or negedge rst_n) begin
if (!rst_n) data_out <= 8’h00;
else data_out <= data_in;
end

always @(posedge clk or negedge rst_n) begin
if (!rst_n) valid_out <= 1’b0;
else valid_out <= valid_in;
end