verilog記述のポイント：2段フリップフロップによる非同期信号の同期化

非同期信号は、自クロックで駆動するフリップフロップを2段直列に通してから使用します（2段シンクロナイザ）。1段目のフリップフロップでメタステーブルが発生しても、次のクロックエッジまでの間に出力が安定する確率が十分高く、2段目で受けることで後段へ不定値が伝播するリスクを実用上無視できるレベルまで低減できます。重要なのは、同期化前の信号を2段目以外の回路で直接参照しないことです。同期化前の信号を複数箇所で受けると、箇所ごとに異なる値として取り込まれる危険があります。また、この方式で安全に渡せるのは1bitの信号です。多ビットのデータやカウンタ値をビットごとに同期化すると、ビット間で取り込みタイミングがずれて不正な値になるため、多ビットの受け渡しにはDCFIFO、ハンドシェイク、グレイコード化カウンタなどの手法を用います。パルス幅が受け側クロック周期より短い信号は取りこぼすため、パルス伸長やトグル信号化などの対策も併せて検討します。

【コード例】
reg sig_ff1, sig_ff2;
always @(posedge clk) begin
sig_ff1 <= async_in; // 1段目（メタステーブルの可能性あり）
sig_ff2 <= sig_ff1; // 2段目（安定した値として使用可）
end
// 以降の回路では sig_ff2 のみを参照する