VHDL記述のポイント：列挙型でステートマシンの状態を定義する

ステートマシンの状態は、VHDLのユーザー定義列挙型（enumeration type）で定義します。type state_t is (IDLE, RUN, DONE); のように状態名を列挙して型を宣言し、状態信号をその型で持つことで、遷移の記述がそのまま状態遷移図と対応し、可読性が大きく向上します。列挙型の利点は名前の分かりやすさだけではありません。状態信号には定義した値しか代入できないため、無関係な数値の混入を型検査が防ぎます。状態の追加・削除も型定義と該当分岐の修正だけで済み、コード割り当ての管理から解放されます。多くのシミュレータは列挙型信号を状態名のまま波形表示するため、デバッグ効率も高まります。状態コードの実際の割り当て（バイナリ、ワンホット等）は合成ツールが最適化しますが、必要に応じて属性やツール設定で方式を指定することも可能です。case文で状態分岐を記述する際、VHDLではcaseが全選択肢の網羅を要求するため、列挙した状態をすべて書くかwhen othersを設けることになり、分岐漏れがコンパイル時に検出される点も、列挙型ならではの安全性です。

【コード例】
type state_t is (IDLE, RUN, DONE);
signal state : state_t;

process(clk, rst_n)
begin
if rst_n = ‘0’ then
state <= IDLE;
elsif rising_edge(clk) then
case state is
when IDLE => if start = ‘1’ then state <= RUN; end if;
when RUN => if finished = ‘1’ then state <= DONE; end if;
when DONE => state <= IDLE;
end case;
end if;
end process;