verilog記述のポイント：エッジ検出回路の記述

エッジ検出は、対象信号を1クロック遅延させたレジスタと現在値を比較することで実現します。信号sigの1クロック前の値sig_dを保持し、sig & ~sig_d が1になった瞬間が立ち上がりエッジ、~sig & sig_d が立ち下がりエッジです。検出結果は1クロック幅のパルスとなるため、カウンタのインクリメント、ステートマシンの起動トリガ、割り込み要求の生成など「1回だけ実行したい処理」の起動条件にそのまま使えます。注意点として、非同期入力（外部スイッチや他クロックドメインの信号）に対しては、必ず2段フリップフロップで同期化してからエッジ検出を行います。同期化前の信号を直接エッジ検出すると、メタステーブルにより誤パルスや検出漏れが発生します。また、機械式スイッチにはチャタリングがあるため、デバウンス処理を通した後の信号に対してエッジ検出を適用します。クロックより速い信号の変化は原理的に取りこぼすため、その場合は入力段での信号設計（パルス伸長等）から見直します。

【コード例】
reg sig_d;
always @(posedge clk) sig_d <= sig;
wire rise = sig & ~sig_d; // 立ち上がり検出（1clk幅パルス）
wire fall = ~sig & sig_d; // 立ち下がり検出

always @(posedge clk)
if (rise) cnt <= cnt + 8’d1; // エッジで1回だけ実行