VHDL記述のポイント：genericによるモジュールのパラメータ化

モジュールの構成値はgeneric（ジェネリック）としてentity宣言に定義し、インスタンス化時にgeneric mapで値を与えることで、1つのソースコードから設定違いのモジュールを生成できます。genericにはビット幅・深さ・しきい値・タイマ値などの整数のほか、booleanや文字列も指定でき、既定値を設定しておけば省略時の動作も定義できます。内部の信号宣言やループ範囲はgeneric値と属性（’lengthなど）を使って記述し、リテラルの直書きを避けることで、generic変更が矛盾なく全体へ波及します。genericはVerilogのparameterに相当する仕組みですが、VHDLでは型検査が厳密に働くため、幅の不整合はコンパイル時に検出されます。generic値に基づくif-generate／for-generateと組み合わせれば、構成値に応じて回路構造そのものを切り替える（機能ブロックの有無、実装方式の選択）ことも可能です。汎用性を高めすぎてgenericが乱立すると使い方が分かりにくくなるため、実際に構成違いが必要なパラメータに絞って公開し、モジュールのヘッダコメントに各genericの意味と制約（最小値・最大値等）を明記しておくことが、再利用資産としての品質を高めます。

【コード例】
entity fifo is
generic (
WIDTH : integer := 8;
DEPTH : integer := 256
);
port (
din : in std_logic_vector(WIDTH-1 downto 0);
dout : out std_logic_vector(WIDTH-1 downto 0)
— …
);
end entity;

— インスタンス化時に上書き
u_fifo : entity work.fifo
generic map (WIDTH => 16, DEPTH => 512)
port map (din => d_in, dout => d_out);