verilog記述のポイント：taskで手続きをまとめる（functionとの違い）

複数の出力や時間制御（@(posedge clk)、#遅延）を含む手続きの共通化にはtaskを使用します。functionが「入力から戻り値1つを計算する組み合わせロジックの記述」に限定されるのに対し、taskは複数のinput／output引数を持て、内部でクロック待ちや遅延を記述できます。この性質から、taskが最も活躍するのはテストベンチです。バスへの書き込み手順（アドレス設定→ライトイネーブル→1クロック待ち→イネーブル解除）などをtask化しておけば、テストシナリオは write(ADDR, DATA); の羅列として読みやすく記述でき、手順変更もtask定義1か所の修正で済みます。合成対象のRTLでtaskを使う場合は、時間制御を含まない純粋な手続きに限定し、複数出力の組み合わせロジックをまとめる用途にとどめます（時間制御を含むtaskは合成できません）。使い分けの整理としては、「値の変換・計算はfunction、複数信号の操作手順や時間を伴うシーケンスはtask（主に検証用）」が基本です。taskはモジュール内に定義され、そのモジュールの信号を直接操作できるため、テストベンチの構造化に大きく寄与します。

【コード例】
// テストベンチでのバス書き込みtask
task write(input [7:0] addr, input [15:0] data);
begin
@(posedge clk);
bus_addr <= addr; bus_data <= data; bus_we <= 1’b1;
@(posedge clk);
bus_we <= 1’b0;
end
endtask
// 使用側: write(8’h10, 16’hABCD);