verilog記述のポイント：クロック分周ではなくクロックイネーブルを使う

低速動作させたい回路にも元のクロックをそのまま供給し、動作タイミングをクロックイネーブル信号で間引く方式を推奨します。ロジックで生成した分周クロックは、FPGAの専用クロック配線に乗らずスキュー（分配遅延差）が大きくなり、生成過程のグリッチがそのままクロックエッジとして回路に入る危険があります。また、クロックドメインが増えることでドメイン間の受け渡し設計とタイミング制約が複雑化します。クロックイネーブル方式では、カウンタで周期的に1クロック幅のイネーブルパルスを生成し、各レジスタは if (en) のときだけ値を更新します。回路全体が単一クロックドメインに収まるため、タイミング解析が単純になり、合成ツールの最適化も効きやすくなります。FPGAのフリップフロップはクロックイネーブル端子を標準で備えているため、リソース面のペナルティもほとんどありません。どうしても別クロックが必要な場合（外部出力用クロック等）は、ロジック分周ではなくFPGA内蔵のPLL／MMCMで生成し、専用クロック配線に乗せることが原則です。

【コード例】
// 1/10のレートで動作させる例
reg [3:0] div_cnt;
wire en = (div_cnt == 4’d9);
always @(posedge clk) div_cnt <= en ? 4’d0 : div_cnt + 4’d1;

always @(posedge clk)
if (en) slow_reg <= slow_reg + 8’d1; // enのときだけ更新