verilog記述のポイント：$readmemhによるメモリ・ROMの初期化

メモリ配列の初期データは、$readmemh（16進）／$readmemb（2進）でテキストファイルから読み込む方式にします。initialブロック内で $readmemh(“init.hex”, mem); と記述すれば、1行1ワードのテキストファイルの内容が配列へロードされます。FPGA向けの合成ツールはこの記述を解釈し、ブロックRAM／ROMの初期値として回路に反映するため、シミュレーションと実機で同じデータファイルを共有できます。この方式の利点は、データとロジックの分離です。係数やテーブルの更新はデータファイルの差し替えだけで済み、HDLソースは変更不要になります。データファイルはスクリプト（Python等）で生成する運用にすれば、設計パラメータからの再生成も自動化できます。書き込みポートを持たない読み出し専用の配列として記述すればROMとして、書き込みポート付きならば初期値付きRAMとして実装されます。注意点として、ファイルパスはツールの実行ディレクトリ基準で解決されるため、プロジェクト構成に応じた相対パスの管理が必要です。また、ASICでは初期値付きRAMが使えないのが通例のため、移植の可能性がある設計では初期化手段（リセット後のロードシーケンス等)を別途検討します。データ量が少ない場合のcase文ROM（アドレスをcaseで引く記述）との使い分けは、「数十エントリ程度まではcase文でも可、それ以上はファイル初期化」が目安です。

【コード例】
reg [7:0] rom [0:255];
initial $readmemh(“table.hex”, rom); // 1行1ワードの16進ファイル

reg [7:0] q;
always @(posedge clk) q <= rom[addr]; // 同期読み出しでROM推論

// table.hex の例
// 00
// 3F
// 7A …