VHDL記述のポイント：port mapは名前による結合を使う

port map（およびgeneric map）は、ポート名 => 信号名 の形式で対応を明示する「名前による結合」で記述します。名前結合であれば、接続の対応関係がコード上で一目瞭然になり、entity側でポートの順序が変わっても接続は影響を受けません。位置結合（信号を宣言順に並べるだけの記法）は、一見簡潔ですが、順序のずれがコンパイルエラーにならず同じ型のポート同士で入れ替わる誤接続を起こし得るため、実務では避けるべき書き方です。名前結合では記述順も自由になるため、クロック・リセット、入力、出力のようにグループ化して並べると、レビューでの確認が容易になります。未使用の出力ポートは open を指定して「意図的に未接続」であることを明示し、単なる書き漏れと区別できるようにします（入力ポートは原則すべて接続し、不要な場合は’0’等の固定値を与えます）。ビット幅の大きい信号の一部を接続する場合も、dout(7 downto 0) => low_byte のようにスライスを名前結合で対応付けられます。「port mapは必ず名前結合、未使用出力はopen明示」をコーディング規約に含めておくことで、接続起因の不具合を大きく減らせます。

【コード例】
u_uart : entity work.uart
port map (
clk => clk,
rst_n => rst_n,
tx_data => send_data,
tx_en => send_en,
txd => uart_txd,
busy => open — 未使用出力はopenを明示
);