VHDL記述のポイント：record型で関連信号をまとめる

意味的にひとまとまりの信号群は、record型（レコード型）で1つの複合型として定義します。type bus_req_t is record … end record; のようにフィールド（アドレス、データ、各制御信号）をまとめて型宣言し、信号・ポートをその型で持てば、モジュール間の接続はrecord信号1本のport mapで済み、フィールドの追加はrecord定義の1か所の修正で関係モジュールへ波及します。フィールドへのアクセスは req.addr のようにドット記法で行い、コード上でも信号の所属が明確になります。record型はpackageで定義して設計全体から参照する形にすると、インターフェース仕様の定義がコード上の1か所に集約され、仕様変更の管理が容易になります。リクエスト方向とレスポンス方向でrecordを分ける（req／resp）構成にすると、ポートのin/outも素直に割り当てられます。注意点として、合成ツールによっては最上位ポートのrecord使用に制約がある場合があるため、トップレベルは従来型の信号に展開し、内部階層でrecordを活用する構成が実務的です。信号本数の多いパイプラインのステージ間受け渡しや、複数チャネルの配列化（recordの配列）にも有効で、大規模設計の見通しを大きく改善します。

【コード例】
type bus_req_t is record
addr : std_logic_vector(15 downto 0);
data : std_logic_vector(31 downto 0);
we : std_logic;
en : std_logic;
end record;

signal req : bus_req_t;
…
req.addr <= x”0010″;
req.we <= ‘1’;
u_slave : entity work.slave port map (clk => clk, req => req);