VHDL記述のポイント：packageで共通定義を集約する

設計全体で共有する型・定数・関数・record定義は、package（パッケージ）に集約します。packageは宣言部（package … is）に公開する定義を記述し、関数や手続きの実体はpackage bodyに記述する構造で、各モジュールからは use work.パッケージ名.all; で参照します。バスインターフェースのrecord型、状態の列挙型、プロジェクト共通の定数（クロック周波数、アドレスマップ）、繰り返し使う変換・補助関数などをpackageにまとめることで、定義がコード上の1か所に定まり、モジュール間で型が完全に一致することが言語レベルで保証されます。インターフェース仕様の変更もpackageの修正が全モジュールへ確実に波及するため、修正漏れによる不整合が構造的に起こりません。パッケージは役割ごとに分割し（型定義用、定数用、関数ライブラリ用など）、肥大化を避けると見通しが保てます。関数をpackageに置く際は、合成可能な記述（待ち文なし、範囲の確定した処理）に限定し、シミュレーション専用の補助関数は別パッケージに分離しておくと、合成対象の管理が明確になります。再利用資産としてプロジェクトをまたいで使うpackageには、ヘッダコメントで提供する定義の一覧と使用条件を明記しておくことを推奨します。

【コード例】
— common_pkg.vhd
package common_pkg is
constant CLK_HZ : integer := 50_000_000;
type state_t is (IDLE, RUN, DONE);
type bus_req_t is record
addr : std_logic_vector(15 downto 0);
we : std_logic;
end record;
function to_slv8(i : integer) return std_logic_vector;
end package;

— 使用側
use work.common_pkg.all;