VHDL記述のポイント:std_ulogicでマルチドライバを検出する
| 設計内容分類 | FPGA |
|---|---|
| 解決できる課題 | CPU負荷低減 |
実現したい仕様・課題
std_logicは複数ドライバの競合を解決関数で吸収してしまうため、誤って1つの信号を複数のプロセスや代入文から駆動しても、コンパイルは通り、シミュレーションで’X’が現れて初めて気付くことになります。設計ミスである多重駆動を、もっと早い段階で機械的に検出したいというのが課題です。
設計のポイント
多重駆動をコンパイル時に検出したい信号には、std_logicの非解決版であるstd_ulogic(u=unresolved)を使用する方法があります。std_logicは解決型であり、複数のドライバが存在しても解決関数が合成値を計算するため、言語としてはエラーになりません。これは双方向バスなど本当に複数ドライバが必要な場面のための仕組みですが、FPGA内部ロジックの通常の信号では、複数箇所からの駆動はほぼ確実に設計ミス(同じ信号への代入を複数プロセスに書いてしまった等)です。std_ulogicは解決関数を持たないため、2つ以上のドライバが存在するとコンパイル(エラボレーション)の時点でエラーとなり、ミスの発見がシミュレーション実行前に前倒しされます。値の集合や演算はstd_logicと同一で、両者は互いに代入互換のサブタイプ関係にあるため、混在しても変換の手間はほとんどありません。VHDL-2008対応環境ではstd_logic_vectorとstd_ulogic_vectorも相互に扱いやすくなっています。運用としては、「内部の単一ドライバであるべき信号はstd_ulogic系、トライステートを扱うトップレベルの双方向ピンのみstd_logic」という方針が理想形ですが、既存資産やIPとの接続性を考慮し、まずは新規モジュールの内部信号から適用する、といった段階的な導入も現実的です。多重駆動をツール警告任せにせず言語仕様で防ぐ、という発想は、レビューでは見つけにくいこの種のミスに対する確実な防御になります。
【コード例】
signal a, b : std_ulogic; — 非解決型
signal y : std_ulogic;
y <= a and b; — ドライバ1つ:OK
— y <= a or b; — 2つ目のドライバ:コンパイル時にエラーで検出
— 双方向が必要なトップレベルのピンのみstd_logic(解決型)を使用

補足情報
設計のポイント 一覧
FPGA設計のポイント
- verilog記述のポイント:always内の出力はできる限り少なくする
- 定数のビット幅明示
- FPGAによるスキャンコンバータの実装
- ストリーミングデータ参照による高速演算処理
- FPGAによるLCDコントローラの実装
- USB HS FIFOによる高速計測アプリケーションの実装
- verilog記述のポイント:連接演算子を使う
- verilog記述のポイント:複雑な組み合わせ回路にfunctionを使用する
- verilog記述のポイント:wireとregの違い
- verilog記述のポイント:双方向ピン(inout)を使用する
- verilog記述のポイント:モジュールの接続
- verilog記述のポイント:output regを使用する
- verilog記述のポイント:定数にparameterを使う
- verilog記述のポイント:二次元配列
- verilog記述のポイント:ブロッキング・ノンブロッキング
- DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
- PC搭載システムのダウンサイジング
- 複数のSPIデバイスの同時制御
- ソフトコアプロセッサ使用によるマイコンとゲートアレイのワンチップ化
- verilog記述のポイント:case文にはdefaultを必ず記述する
- verilog記述のポイント:クロック分周ではなくクロックイネーブルを使う
- verilog記述のポイント:generate文による繰り返し回路の生成
- verilog記述のポイント:signedを使った符号付き演算
- verilog記述のポイント:除算・剰余演算を避ける
- verilog記述のポイント:演算結果のビット幅と桁あふれに注意する
- verilog記述のポイント:casex・casezの多用を避ける
- verilog記述のポイント:初期値に頼らずリセットで初期化する
- verilog記述のポイント:シフトレジスタの記述
- verilog記述のポイント:エッジ検出回路の記述
- verilog記述のポイント:チャタリング除去(デバウンス)回路
- verilog記述のポイント:パイプライン化による動作周波数の向上
- verilog記述のポイント:演算子の優先順位は括弧で明示する
- verilog記述のポイント:`defineとparameterの使い分け
- VHDL記述のポイント:signal代入はプロセス終了時に反映される
- VHDL記述のポイント:processの感度リスト漏れに注意する
- VHDL記述のポイント:型変換の作法(std_logic_vector・unsigned・signed・integer)
- VHDL記述のポイント:others => ‘0’ を活用する
- VHDL記述のポイント:rising_edge(clk)を使う
- VHDL記述のポイント:列挙型でステートマシンの状態を定義する
- VHDL記述のポイント:record型で関連信号をまとめる
- VHDL記述のポイント:packageで共通定義を集約する
- VHDL記述のポイント:数値リテラルの記述と型の修飾
- verilog記述のポイント:taskで手続きをまとめる(functionとの違い)
- verilog記述のポイント:for文による組み合わせ回路の記述
- verilog記述のポイント:インデックス付きパートセレクト(+:)でビットフィールドを扱う
- verilog記述のポイント:valid/readyハンドシェイクによるデータ受け渡し
- verilog記述のポイント:同期FIFOの設計
- VHDL記述のポイント:subtypeで意味のある型名を定義する
- VHDL記述のポイント:std_ulogicでマルチドライバを検出する
- FPGA利用によるCPU負荷の削減
- VHDL記述のポイント:after句・wait文は合成対象外と心得る
- VHDL記述のポイント:booleanとstd_logicの使い分け
- VHDL記述のポイント:aliasで信号やスライスに別名を付ける
- VHDL記述のポイント:shift_left・shift_right関数によるシフト演算
- VHDL記述のポイント:resize関数でビット幅を変換する
- VHDL記述のポイント:functionとprocedureの使い分け
- verilog記述のポイント:$readmemhによるメモリ・ROMの初期化
- verilog記述のポイント:グレイコードカウンタで多ビット値をドメイン間へ渡す
- verilog記述のポイント:トグル同期によるクロックドメイン間のパルス受け渡し
- VHDL記述のポイント:port mapは名前による結合を使う
- VHDL記述のポイント:直接インスタンス化とcomponent宣言の使い分け
- VHDL記述のポイント:constantで定数を定義する
- VHDL記述のポイント:integerにはrange指定を付ける
- VHDL記述のポイント:属性(’range・’length)で幅に依存しない記述
- VHDL記述のポイント:配列型の定義と活用
- VHDL記述のポイント:genericによるモジュールのパラメータ化
- VHDL記述のポイント:同時処理文(when-else/with-select)とprocessの使い分け
- VHDL記述のポイント:numeric_stdを使う(std_logic_arithを避ける)
- VHDL記述のポイント:signalとvariableの違いと使い分け
- VHDL記述のポイント:std_logicとstd_logic_vectorを使う
- verilog記述のポイント:トライステートはトップレベルのみで使用する
- verilog記述のポイント:ブロックRAMが推論される記述パターン
- verilog記述のポイント:ステートマシンの記述パターン
- verilog記述のポイント:2段フリップフロップによる非同期信号の同期化
- verilog記述のポイント:非同期リセットと同期リセットの使い分け
- verilog記述のポイント:組み合わせ回路のalwaysはalways @(*)で記述する



