VHDL記述のポイント：std_logicとstd_logic_vectorを使う

信号の型にはbit／bit_vectorではなく、IEEE std_logic_1164パッケージのstd_logic／std_logic_vectorを使用します。std_logicは’0’・’1’に加えて、’Z’（ハイインピーダンス）、’X’（不定・競合）、’U’（未初期化）などを含む9値の論理型で、実ハードウェアで起こる状態を表現できます。シミュレーションで信号が’U’のままであれば初期化漏れ、’X’になれば複数ドライバの競合や不定値の伝播をその場で発見でき、bit型では見逃される不具合を検証段階で捉えられます。また、std_logicは解決型（resolved type）であり、双方向バスのように複数のドライバを持つ信号も扱えます。業界の標準としてIPコアやツールのインターフェースはstd_logicで統一されているため、相互接続の面でもstd_logicを使うことが事実上の前提です。ファイル冒頭で library ieee; use ieee.std_logic_1164.all; を宣言して使用します。

【コード例】
library ieee;
use ieee.std_logic_1164.all;

entity sample is
port (
clk : in std_logic;
din : in std_logic_vector(7 downto 0);
dout : out std_logic_vector(7 downto 0)
);
end entity;