DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
設計内容分類 | FPGA設計のポイント |
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解決できる課題 | 開発リードタイムの短縮、コスト低減 |
実現したい仕様・課題
クロックが異なる2つの回路間でデータ送受信を不具合なく行うためには、多くの場合、複雑な回路を組む必要があります。複雑な回路の場合は、設計期間の長期化や想定しないトラブル発生の懸念など、課題があります。
設計のポイント
DCFIFOを使用することで、シリアル⇔パラレル変換やデータバス幅の変換を行い、複雑な回路を使用せずとも、容易に接続することが可能となります。
補足情報
設計のポイント 一覧
FPGA設計のポイント
- 定数のビット幅明示
- FPGAによるスキャンコンバータの実装
- ストリーミングデータ参照による高速演算処理
- FPGAによるLCDコントローラの実装
- USB HS FIFOによる高速計測アプリケーションの実装
- verilog記述のポイント:連接演算子を使う
- verilog記述のポイント:複雑な組み合わせ回路にfunctionを使用する
- verilog記述のポイント:wireとregの違い
- verilog記述のポイント:双方向ピン(inout)を使用する
- verilog記述のポイント:モジュールの接続
- verilog記述のポイント:output regを使用する
- verilog記述のポイント:定数にparameterを使う
- verilog記述のポイント:二次元配列
- verilog記述のポイント:ブロッキング・ノンブロッキング
- DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
- PC搭載システムのダウンサイジング
- 複数のSPIデバイスの同時制御
- ソフトコアプロセッサ使用によるマイコンとゲートアレイのワンチップ化
- FPGA利用によるCPU負荷の削減