verilog記述のポイント：ステートマシンの記述パターン

ステートマシンは、(1) 状態名をparameter（またはlocalparam）で定義する、(2) 状態レジスタの更新（順序回路）と次状態の決定（組み合わせ回路または同一always内のcase）を構造化して記述する、という基本パターンに従います。状態名を定数名で扱うことで、コード上で遷移の意図が読み取れ、状態の追加・削除も定義と該当case項目の修正だけで済みます。case文で現在状態ごとに遷移条件と次状態を記述し、defaultでは初期状態へ戻して不正状態からの復帰経路を確保します。出力の生成は、状態のみで決まるMoore型を基本にすると、出力がクロックに同期して安定し、グリッチの心配がありません。1つのalways内に状態更新と出力をまとめる2ブロック／1ブロックスタイルでも、状態遷移図とコードが1対1に対応するよう整理して記述することが、レビューとデバッグの効率を大きく左右します。状態数が増える場合は、遷移図を先に描いてからコード化する手順を徹底すると、遷移漏れや到達不能状態を防げます。

【コード例】
localparam IDLE = 2’d0, RUN = 2’d1, DONE = 2’d2;
reg [1:0] state;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) state <= IDLE;
else case (state)
IDLE: if (start) state <= RUN;
RUN: if (finished) state <= DONE;
DONE: state <= IDLE;
default: state <= IDLE; // 不正状態から復帰
endcase
end