verilog記述のポイント：連接演算子を使う

連接演算子 {} を使うと、複数の信号や定数をMSB側から順に列挙して1つのベクタへ結合できます。たとえば8bitと4bitの信号、4bitの定数を結合する場合、assign c = {a, b, 4’h0}; のように記述すれば、a[7:0]、b[3:0]、4’b0000 がこの順で連結された16bitの信号が得られます。波括弧内は左が上位（MSB側）、右が下位（LSB側）に対応する点を常に意識します。連接は、繰り返し連接 {N{ }} と組み合わせたゼロ拡張・符号拡張、バスの分割や再構成、エンディアン変換、パディングなど幅広く活用できます。結合結果のビット幅は各要素の幅の総和になるため、代入先のビット幅と一致しているかを必ず確認します。幅が不一致だと暗黙の切り捨てやゼロ埋めが起こり、意図しない値になりやすいためです。連接を用いることでビット単位の個別代入を排除でき、コードが簡潔になり、可読性とレビュー効率が向上します。

【コード例】
wire [7:0] a;
wire [3:0] b;
wire [15:0] c;
assign c = {a, b, 4’h0}; // a[7:0], b[3:0], 4’b0000 を上位から連結
assign sext = { {8{a[7]}}, a }; // 繰り返し連接による符号拡張の例