verilog記述のポイント：連接演算子を使う

設計内容分類	verilog記述

設計のポイント

ビットを結合して配線する際は、{}で括って上位ビットから列挙します。

wire [7:0] a;
wire [3:0] b;
wire [15:0] c;

assign c = {a, b, 4’h0};
// = {a[7],a[6],a[5],a[4],a[3],a[2],a[1],a[0],b[3],b[2],b[1],b[0],1’b0,1’b0,1’b0,1’b0}

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是非以下よりご確認ください。

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