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設計のポイント

verilog記述のポイント:複雑な組み合わせ回路にfunctionを使用する

設計内容分類verilog記述

設計のポイント

複雑な組み合わせ回路の場合、
functionを使用してifやcaseを用いて記述します。

function [7:0] decoder
input [2:0] in;
input en;
begin
if(en == 1’b1) begin
case (in)
3’b000: decoder = 8’b11111110;
3’b001: decoder = 8’b11111101;
3’b010: decoder = 8’b11111011;
3’b011: decoder = 8’b11110111;
3’b100: decoder = 8’b11101111;
3’b101: decoder = 8’b11011111;
3’b110: decoder = 8’b10111111;
3’b111: decoder = 8’b01111111;
default: decoder = 8’b11111111;
endcase
end else begin
decoder = 8’b11111111;
end
end
endfunction

 

補足情報

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FPGA設計のポイント

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