定数のビット幅明示
| 設計内容分類 | FPGA設計開発 |
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| 解決できる課題 | 定数のビット幅明示 |
実現したい仕様・課題
Verilog記述において、定数を 0・8・16 のように10進数だけで記述すると、合成ツールやシミュレータは暗黙的に32bitの符号付き整数として扱います。これが意図したビット幅や符号と異なると、ビット拡張・切り捨て・符号拡張による予期しない演算結果や比較ミスを生み、しかもバス幅の異なる信号間では誤りに気付きにくいという問題があります。設計意図を正確に回路へ反映し、ツールに依存しない移植性の高いコードを書きたいというのが課題です。
設計のポイント
定数は <ビット幅>'<基数><値> の形式で、ビット幅と基数を必ず明示します。たとえば 8’d0・8’hFF・4’b1010 のように記述することで、合成・シミュレーションのいずれでも定数の幅と符号が一意に定まり、ツール依存の暗黙変換を排除できます。ビット幅を省略した場合、定数は既定で32bitとして評価されるため、狭いバスへ代入する際の切り捨て、加算時の桁あふれ、符号付き/符号なしが混在した比較での想定外の結果につながりやすくなります。特に、連接({})やビット演算、条件比較を行う箇所では、左辺と右辺のビット幅を揃えておくことが重要です。リセット値・マスク値・レジスタ初期値なども幅付きで記述しておくと、設計者の意図がコード上で自明になり、レビュー時の確認が容易になります。さらに、定数値を直接埋め込まずparameterやlocalparamで定義し、そこにビット幅を持たせれば、再利用性と保守性を両立できます。
【コード例】
reg [7:0] cnt;
cnt <= 8’d0; // ○ ビット幅を明示
// cnt <= 0; // △ 32bitと解釈され、暗黙の切り捨てが起こりうる
wire [15:0] mask = 16’h00FF;

補足情報
設計のポイント 一覧
FPGA設計のポイント
- verilog記述のポイント:always内の出力はできる限り少なくする
- 定数のビット幅明示
- FPGAによるスキャンコンバータの実装
- ストリーミングデータ参照による高速演算処理
- FPGAによるLCDコントローラの実装
- USB HS FIFOによる高速計測アプリケーションの実装
- verilog記述のポイント:連接演算子を使う
- verilog記述のポイント:複雑な組み合わせ回路にfunctionを使用する
- verilog記述のポイント:wireとregの違い
- verilog記述のポイント:双方向ピン(inout)を使用する
- verilog記述のポイント:モジュールの接続
- verilog記述のポイント:output regを使用する
- verilog記述のポイント:定数にparameterを使う
- verilog記述のポイント:二次元配列
- verilog記述のポイント:ブロッキング・ノンブロッキング
- DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
- PC搭載システムのダウンサイジング
- 複数のSPIデバイスの同時制御
- ソフトコアプロセッサ使用によるマイコンとゲートアレイのワンチップ化
- verilog記述のポイント:case文にはdefaultを必ず記述する
- verilog記述のポイント:クロック分周ではなくクロックイネーブルを使う
- verilog記述のポイント:generate文による繰り返し回路の生成
- verilog記述のポイント:signedを使った符号付き演算
- verilog記述のポイント:除算・剰余演算を避ける
- verilog記述のポイント:演算結果のビット幅と桁あふれに注意する
- verilog記述のポイント:casex・casezの多用を避ける
- verilog記述のポイント:初期値に頼らずリセットで初期化する
- verilog記述のポイント:シフトレジスタの記述
- verilog記述のポイント:エッジ検出回路の記述
- verilog記述のポイント:チャタリング除去(デバウンス)回路
- verilog記述のポイント:パイプライン化による動作周波数の向上
- verilog記述のポイント:演算子の優先順位は括弧で明示する
- verilog記述のポイント:`defineとparameterの使い分け
- VHDL記述のポイント:signal代入はプロセス終了時に反映される
- VHDL記述のポイント:processの感度リスト漏れに注意する
- VHDL記述のポイント:型変換の作法(std_logic_vector・unsigned・signed・integer)
- VHDL記述のポイント:others => ‘0’ を活用する
- VHDL記述のポイント:rising_edge(clk)を使う
- VHDL記述のポイント:列挙型でステートマシンの状態を定義する
- VHDL記述のポイント:record型で関連信号をまとめる
- VHDL記述のポイント:packageで共通定義を集約する
- VHDL記述のポイント:数値リテラルの記述と型の修飾
- verilog記述のポイント:taskで手続きをまとめる(functionとの違い)
- verilog記述のポイント:for文による組み合わせ回路の記述
- verilog記述のポイント:インデックス付きパートセレクト(+:)でビットフィールドを扱う
- verilog記述のポイント:valid/readyハンドシェイクによるデータ受け渡し
- verilog記述のポイント:同期FIFOの設計
- VHDL記述のポイント:subtypeで意味のある型名を定義する
- VHDL記述のポイント:std_ulogicでマルチドライバを検出する
- FPGA利用によるCPU負荷の削減
- VHDL記述のポイント:after句・wait文は合成対象外と心得る
- VHDL記述のポイント:booleanとstd_logicの使い分け
- VHDL記述のポイント:aliasで信号やスライスに別名を付ける
- VHDL記述のポイント:shift_left・shift_right関数によるシフト演算
- VHDL記述のポイント:resize関数でビット幅を変換する
- VHDL記述のポイント:functionとprocedureの使い分け
- verilog記述のポイント:$readmemhによるメモリ・ROMの初期化
- verilog記述のポイント:グレイコードカウンタで多ビット値をドメイン間へ渡す
- verilog記述のポイント:トグル同期によるクロックドメイン間のパルス受け渡し
- VHDL記述のポイント:port mapは名前による結合を使う
- VHDL記述のポイント:直接インスタンス化とcomponent宣言の使い分け
- VHDL記述のポイント:constantで定数を定義する
- VHDL記述のポイント:integerにはrange指定を付ける
- VHDL記述のポイント:属性(’range・’length)で幅に依存しない記述
- VHDL記述のポイント:配列型の定義と活用
- VHDL記述のポイント:genericによるモジュールのパラメータ化
- VHDL記述のポイント:同時処理文(when-else/with-select)とprocessの使い分け
- VHDL記述のポイント:numeric_stdを使う(std_logic_arithを避ける)
- VHDL記述のポイント:signalとvariableの違いと使い分け
- VHDL記述のポイント:std_logicとstd_logic_vectorを使う
- verilog記述のポイント:トライステートはトップレベルのみで使用する
- verilog記述のポイント:ブロックRAMが推論される記述パターン
- verilog記述のポイント:ステートマシンの記述パターン
- verilog記述のポイント:2段フリップフロップによる非同期信号の同期化
- verilog記述のポイント:非同期リセットと同期リセットの使い分け
- verilog記述のポイント:組み合わせ回路のalwaysはalways @(*)で記述する



