verilog記述のポイント：case文にはdefaultを必ず記述する

case文には必ずdefault句を記述し、列挙した分岐に該当しない場合の出力値を明示します。組み合わせ回路のalways内でcase分岐に漏れがあると、「値を保持する」動作、すなわちラッチとして合成されてしまいます。ラッチはクロック同期設計のタイミング解析を乱し、グリッチによる誤動作の温床となるため、意図しない生成は避けるべきです。defaultには安全側の値（全ビット0、非活性値、エラーコードなど）を割り当てておくと、想定外の入力に対してもシステムを安全な状態に保てます。また、状態変数のcase分岐では、defaultで初期状態へ戻す記述にしておくと、ノイズ等で不正な状態コードに陥った場合の復帰経路として機能します。すべてのcase項目を列挙済みの場合でもdefaultを書いておく習慣にすると、将来のビット幅変更や項目追加の際の抜けを防げます。同様に、if-else連鎖でも最後のelseを省略しないことが、ラッチ防止の基本です。

【コード例】
always @(*) begin
case (sel)
2’b00: y = a;
2’b01: y = b;
2’b10: y = c;
default: y = 8’d0; // 必ずdefaultで出力を確定させる
endcase
end