verilog記述のポイント：組み合わせ回路のalwaysはalways @(*)で記述する

組み合わせ回路のalways文は、センシティビティリストを個別に列挙せず、always @(*)（または always @*）で記述します。@(*)はブロック内で参照されるすべての信号を自動的に感度リストへ含める記法で、信号の列挙漏れという人為ミスを構造的に排除できます。感度リストに漏れがあると、シミュレーションでは漏れた信号の変化にブロックが反応せず、一方で合成ツールは感度リストを無視して組み合わせ回路を生成するため、「シミュレーションは通るのに実機で動かない」あるいはその逆という、発見しにくい不整合が生じます。@(*)を使えばこの食い違いは起こりません。あわせて、組み合わせ回路のalways内ではブロッキング代入（=）を使うこと、すべての分岐で出力を確定させてラッチを防ぐことを徹底します。クロック同期の順序回路（always @(posedge clk)）と組み合わせ回路（always @(*)）を明確に分けて記述するスタイルが、安全で読みやすい設計につながります（SystemVerilogでは always_comb を使うとさらに意図が明確になります）。

【コード例】
// ○ 参照信号が自動で感度リストに含まれる
always @(*) begin
y = (en) ? (a & b) : 8’d0;
end

// △ 手動列挙は漏れの危険（bを追加したのにリスト更新を忘れる等）
always @(a or en) begin
y = (en) ? (a & b) : 8’d0; // bの変化に反応しない
end