verilog記述のポイント：非同期リセットと同期リセットの使い分け

非同期リセットは always @(posedge clk or negedge rst_n) の形式で記述し、クロックが停止していてもただちに回路を初期化できるのが利点です。電源投入直後などクロック未確定の状態でも確実にリセットできる一方、リセット解除のタイミングがクロックエッジと重なるとメタステーブルや回路間の解除タイミング差（リセットリカバリ）の問題が生じるため、解除側だけをクロックに同期させる「非同期アサート・同期デアサート」の同期化回路を通すのが定石です。同期リセットは always @(posedge clk) 内でリセット条件を判定する形式で、リセット信号がクロックに同期して扱われるためタイミング解析が容易になり、リセット信号上のグリッチにも強くなりますが、クロックが動作していないとリセットできません。FPGA設計では、デバイスやツールの推奨に従いつつ、モジュール全体でどちらかの方式に統一すること、リセット信号の極性（正論理／負論理）を混在させないことが重要です。方式が混在すると、初期化順序の不整合やタイミング制約の複雑化を招き、検証工数が増大します。

【コード例】
// 非同期リセット
always @(posedge clk or negedge rst_n)
if (!rst_n) q <= 8’d0;
else q <= d;

// 同期リセット
always @(posedge clk)
if (!rst_n) q <= 8’d0;
else q <= d;