verilog記述のポイント：除算・剰余演算を避ける

除算・剰余はできる限り回避し、FPGAに適した等価な演算へ置き換えます。最も基本的なのは、除数を2のべき乗に選ぶことです。2^Nによる除算は右シフト（>> N）に、剰余は下位Nビットの切り出しに置き換えられ、回路はほぼ配線だけで済みます。カウンタの周期やバッファサイズを2のべき乗に設計しておくと、この置き換えが自然に適用できます。任意の定数による除算は、「逆数を掛けてシフトする」固定小数点手法（例：x/10 ≒ (x*205)>>11）で乗算器1個に置き換えられ、FPGA内蔵のDSPブロックで高速に実行できます。近似の誤差は必要精度に応じてビット数を選定して管理します。変数同士の除算がどうしても必要な場合は、1クロックの組み合わせ回路で実現しようとせず、複数クロックかけて計算する逐次除算回路やベンダ提供の除算IPを使用し、レイテンシを許容する設計とします。除算の必要性自体を見直す（比較のしきい値を事前計算しておく、比率でなく積の比較に変形する等）ことも有効な設計判断です。

【コード例】
// 2のべき乗の除算・剰余はシフトとビット切り出しに
wire [7:0] q = x >> 4; // x / 16
wire [3:0] r = x[3:0]; // x % 16
// 定数除算は逆数乗算＋シフトで近似
wire [15:0] div10 = (x * 16’d205) >> 11; // x / 10 の近似