verilog記述のポイント：演算結果のビット幅と桁あふれに注意する

演算結果に必要なビット幅を見積もり、それを収容できる幅の信号で受けることを習慣化します。基本則として、Nbit同士の加算は最大N+1bit、NbitとMbitの乗算は最大N+Mbit、K個のNbit値の総和は N+ceil(log2(K))bit を要します。とくにアキュムレータ（累算器）は、加算回数の上限から必要幅を計算して確保しなければ、動作中に静かにオーバーフローして誤った結果を出し続けます。意図的にラップアラウンドを利用する場合（フリーランカウンタ等）を除き、代入先の幅が足りない箇所はコード上で明示的に処理（飽和処理、丸め、上位ビット破棄のコメント明記）しておくと、レビューで意図が判別できます。飽和（サチュレーション）処理は、オーバーフロー時に最大値・最小値へ張り付ける方式で、制御系や信号処理で値の折り返しによる急変を防ぐのに有効です。また、比較演算やif条件の中の演算も同じ規則で幅が決まるため、カウンタの終端判定などでは定数側の幅（ビット幅明示）と併せて確認します。シミュレーションでは最大値付近の境界条件を必ずテストパターンに含めることを推奨します。

【コード例】
wire [7:0] a, b;
wire [8:0] sum = a + b; // 加算はN+1bitで受ける
wire [15:0] prod = a * b; // 乗算はN+Mbitで受ける
// 飽和処理の例（9bit結果を8bitに飽和）
wire [7:0] sat = sum[8] ? 8’hFF : sum[7:0];