verilog記述のポイント：casex・casezの多用を避ける

casexは比較においてxとzの両方をドントケア（無視）として扱うため、信号に混入した不定値xが「どの項目にも一致してしまう」危険があります。本来エラーとして検出されるべき不定値伝播が、シミュレーション上は正常な分岐として処理され、バグの発見が遅れる原因になります。casezはzのみをドントケアとするためcasexより安全ですが、それでも比較値の?（z）指定と実信号のzを区別できない点は同様です。原則として通常のcase文を使用し、ドントケア比較が本当に必要な場面（プライオリティエンコーダやアドレスデコードでの上位ビット一致判定など）に限ってcasezを?表記とともに用いる、という方針を推奨します。優先順位付きの判定であれば、if-else連鎖やcasezの項目順で優先度を表現し、その意図をコメントで明示します。いずれの場合もdefault句で全条件の出力を確定させることは変わりません。SystemVerilogが使える環境であれば、case inside やunique/priority修飾子により、意図をより安全に表現できます。

【コード例】
// casezの限定的な使用例（プライオリティエンコーダ）
always @(*) begin
casez (req)
4’b1???: grant = 4’b1000; // 最上位を優先
4’b01??: grant = 4’b0100;
4’b001?: grant = 4’b0010;
4’b0001: grant = 4’b0001;
default: grant = 4’b0000;
endcase
end