verilog記述のポイント：初期値に頼らずリセットで初期化する

回路の初期化は宣言時初期値に頼らず、リセット信号による初期化を基本とします。宣言時初期値はFPGAのコンフィグレーション（電源投入時の回路書き込み）で一度だけ反映される仕組みであり、動作中にシステムを再初期化する手段にはなりません。また、ASIC化や別デバイスへの移植では無効になるため、初期値前提のコードは移植性を損ないます。すべての状態を持つレジスタ（ステートマシンの状態、カウンタ、制御フラグ、出力レジスタ）は、リセット時の値をalways文内で明示的に定義し、リセット信号のアサートでいつでも既知の初期状態へ戻せるようにします。これにより、エラー復帰、テスト時の状態再現、ウォッチドッグによる再起動といった運用要求にも対応できます。一方、大容量のデータバッファやメモリは全ワードのリセットが現実的でないため、valid フラグ等の管理情報のみリセットで初期化し、データ本体は書き込み後にのみ有効とみなす設計とします。リセットの方式（同期／非同期）と極性はプロジェクト内で統一し、リセット網の配布とタイミング制約を設計初期に決めておくことが重要です。

【コード例】
// ○ リセットで初期化（再初期化可能・移植性あり）
always @(posedge clk or negedge rst_n)
if (!rst_n) cnt <= 8’d0;
else cnt <= cnt + 8’d1;

// △ 宣言時初期値のみ（動作中の再初期化ができない）
reg [7:0] cnt = 8’d0;