verilog記述のポイント：ブロックRAMが推論される記述パターン

配列をブロックRAMとして実装させるには、合成ツールがRAMと認識できる記述パターン（RAM推論パターン）に従うことが重要です。基本形は、(1) reg [W-1:0] mem [D-1:0]; で配列を宣言し、(2) 書き込みをクロック同期のalways内で行い、(3) 読み出しもクロック同期でレジスタ経由にする（同期読み出し）、という形です。ブロックRAMの読み出しは本質的に1クロックのレイテンシを持つため、assignによる非同期読み出しを記述すると、ブロックRAMに載らず分散RAMやロジックに展開される原因になります。また、リセットでメモリ全体を初期化する記述や、同一alwaysで複数アドレスへ同時書き込みする記述もRAM推論を妨げます。デュアルポート動作（書き込みと読み出しを別ポート・別クロックで行う）も、推論パターンに従えば記述可能です。大容量のテーブルやバッファが意図どおりブロックRAMに割り当てられたかは、合成レポートのリソース使用量で必ず確認します。ツール固有の属性（ram_style等）で明示指定する方法もありますが、まず標準的な推論パターンで書くことが移植性の面で有利です。

【コード例】
reg [7:0] mem [1023:0];
reg [7:0] rdata;
always @(posedge clk) begin
if (we) mem[waddr] <= wdata; // 同期書き込み
rdata <= mem[raddr]; // 同期読み出し（1clkレイテンシ）
end