verilog記述のポイント：シフトレジスタの記述

シフトレジスタは、クロック同期のalways内でノンブロッキング代入（<=）を用いて記述します。ノンブロッキング代入はブロック内の右辺を先に評価してから一斉に更新するため、q[3] <= q[2]; q[2] <= q[1]; … のように記述順に関係なく正しくシフト動作となります（ブロッキング代入で書くと全段が同じ値になる誤りが生じます）。簡潔な書き方として、連接演算子を使った q <= {q[N-2:0], din}; の形式があり、段数の変更にも強くなります。シリアル-パラレル変換（SIPO）では入力ビットを順次シフトインして規定ビット数で並列取り出し、パラレル-シリアル変換（PISO）ではロード信号で並列値をセットして順次シフトアウトします。深い遅延（多段のディレイライン）が必要な場合、FPGAのLUTをシフトレジスタとして使う専用機能（SRL）に推論されるよう、リセットを持たない単純なシフト記述にしておくと、フリップフロップ消費を大幅に節約できます。逆に各段の値を個別参照する場合はレジスタ実装になるため、用途に応じて記述を選択します。

【コード例】
// 8段シフトレジスタ（シリアル入力）
reg [7:0] q;
always @(posedge clk)
q <= {q[6:0], din}; // 連接で1bitずつシフトイン

// パラレルロード付き（PISO）
always @(posedge clk)
if (load) q <= pdata;
else q <= {q[6:0], 1’b0}; // MSBから送出: dout = q[7]