verilog記述のポイント：トライステートはトップレベルのみで使用する

トライステート（z値の割り当て）は、FPGAの物理I/Oピンに対応するトップレベルのポートに限定して使用します。現在のFPGAデバイスでは、トライステートバッファはI/Oブロックにのみ存在し、内部配線には存在しません。内部モジュール間の「双方向接続」や「バス共有」をz値で記述しても、実際のハードウェアには対応物がなく、ツールによる自動変換に依存した不透明な回路になるか、合成エラーとなります。内部でデータの流れを切り替えたい場合は、マルチプレクサによる明示的な選択回路として設計します。複数のデータ源から1つの信号へまとめる構造は、セレクト信号付きのマルチプレクサで記述すれば、論理が明確でシミュレーションも容易です。外部の双方向バス（メモリバス、I2C等）を扱う際は、トップレベルでinout宣言し、内部へは入力信号・出力信号・出力イネーブルの3本に分離して引き込みます。この構造により、内部ロジックはすべて通常の単方向信号として設計・検証でき、トライステート制御の正しさはトップレベルの1か所に集約して確認できます。

【コード例】
// トップレベル：ここでのみ z を使用
module top(inout [7:0] bus, …);
wire [7:0] bus_out; wire bus_oe;
wire [7:0] bus_in = bus; // 入力方向
assign bus = bus_oe ? bus_out : 8’bz; // 出力方向
// 内部モジュールへは bus_in / bus_out / bus_oe を接続
endmodule
// 内部のデータ選択はマルチプレクサで
assign data = sel ? src_a : src_b;