VHDL記述のポイント：signal代入はプロセス終了時に反映される

VHDLのsignal代入（<=）は「予約」であり、実際に値が更新されるのはプロセスがサスペンドした後（デルタサイクルの区切り）です。したがって、同一プロセス内で s <= a; の直後に s を参照しても、読めるのは代入前の値です。この性質はハードウェアの動作（クロックエッジで一斉にレジスタが更新される）を正しくモデル化したものであり、クロック同期プロセスでは「プロセス内で読むsignalの値はすべて前クロックの値」と理解すると、記述と回路が素直に対応します。1つのプロセス内で同じsignalに複数回代入した場合は、最後の代入だけが有効になる（上書きされる）という規則も重要で、これを利用して「先頭でデフォルト値を代入し、条件成立時のみ上書きする」記述パターンが成立します。このパターンは条件分岐の抜けをなくし、組み合わせプロセスでのラッチ防止にも有効です。計算の途中結果を同一プロセス内で即時に使い回したい場合は、signalではなくvariableを使うのが正しい選択です。

【コード例】
process(clk)
begin
if rising_edge(clk) then
s <= a;
y <= s; — ここで読めるsは前クロックの値（1段遅れ）
end if;
end process;

— デフォルト代入＋条件上書き（最後の代入が有効）
process(clk)
begin
if rising_edge(clk) then
ack <= ‘0’; — デフォルト
if req = ‘1’ then ack <= ‘1’; end if; — 条件時のみ上書き
end if;
end process;