VHDL記述のポイント：processの感度リスト漏れに注意する

組み合わせ回路のprocessでは、プロセス内で参照するすべての信号を感度リストに漏れなく列挙することが大原則です。列挙漏れがあると、シミュレータは漏れた信号の変化でプロセスを再評価しないため、「シミュレーションは通るのに実機で動かない」（またはその逆の）不整合が発生します。この種の不具合は波形を眺めても気付きにくく、多くの合成ツールが警告を出すため、感度リスト関連の警告は必ず確認して解消する運用にします。VHDL-2008が使用できる環境であれば、process(all)と記述することで参照信号が自動的にすべて感度リストに含まれ、列挙漏れという人為ミスを構造的に排除できます。クロック同期プロセスの場合、感度リストにはクロック（および非同期リセット）のみを記載し、データ信号は含めないのが正しい形です。ここに不要な信号を加えてもシミュレーション速度が落ちるだけでなく、記述意図が曖昧になります。組み合わせプロセスと同期プロセスを明確に分け、それぞれの感度リストの規則を守ることが、シミュレーションと合成の一致を保証する基本です。

【コード例】
— 組み合わせ回路：参照信号をすべて列挙
process(a, b, sel)
begin
if sel = ‘1’ then y <= a; else y <= b; end if;
end process;

— VHDL-2008なら process(all) で漏れを防止
process(all)
begin
y <= a when sel = ‘1’ else b;
end process;