VHDL記述のポイント：rising_edge(clk)を使う

クロックエッジの判定には、std_logic_1164パッケージの標準関数 rising_edge(clk)（立ち下がりは falling_edge(clk)）を使用します。rising_edgeは「’0’から’1’への遷移」を厳密に判定する関数であり、clk’event and clk = ‘1’ のように「値が変化し、かつ現在値が’1’」という条件では拾ってしまう’X’→’1’や’L’→’1’といった遷移を、エッジとして扱いません。これにより、初期化前の不定値やテストベンチ上の弱い駆動値が混入した場合でも、実機のフリップフロップと整合した動作をシミュレーションで再現できます。記述としても関数名がそのまま意図（立ち上がりエッジ）を表すため可読性が高く、合成ツールもフリップフロップとして正しく認識します。同期プロセスの標準形は、感度リストにクロック（非同期リセットがある場合はリセットも）を置き、if rising_edge(clk) then で本体を囲む形です。1つのプロセスで両エッジを扱う記述（rising_edgeとfalling_edgeの併用）は、対応できるデバイス構成が限られるため、DDR入出力など明確な必要がある場合を除き避けるのが無難です。既存コードに’event形式が残っている場合も、新規・改修部分からrising_edgeへ統一していくことを推奨します。

【コード例】
— 推奨：標準関数によるエッジ判定
process(clk, rst_n)
begin
if rst_n = ‘0’ then
q <= (others => ‘0’);
elsif rising_edge(clk) then
q <= d;
end if;
end process;