VHDL記述のポイント：配列型の定義と活用

同種データの集まりは、type宣言によるユーザー定義配列型で表現します。type mem_t is array (0 to 255) of std_logic_vector(7 downto 0); のように「要素の型」と「インデックス範囲」を持つ配列型を定義し、信号をその型で宣言すれば、mem(addr)のようにインデックスでアクセスできます。この記述はFPGAのメモリ推論の基本形でもあり、クロック同期の書き込み・読み出しと組み合わせることでブロックRAMへマッピングされます。定数テーブル（フィルタ係数、ルックアップテーブル等）は、配列型のconstantとして初期値付きで定義すれば、ROMとして実装されます。また、複数チャネルの信号処理では「チャネル数分の信号の配列」を宣言し、for-generateと組み合わせることで、チャネル数をgenericで変更可能な拡張性の高い構造を実現できます。配列型・record型を組み合わせれば（recordの配列、配列を含むrecord）、複雑なデータ構造も型として整理でき、意味のあるまとまりで信号を扱えます。設計内で使う配列型はpackageに集約して定義しておくと、モジュール間で型の不一致が起こらず、インターフェースの一貫性を保てます。

【コード例】
— メモリ（ブロックRAM推論の基本形）
type mem_t is array (0 to 255) of std_logic_vector(7 downto 0);
signal mem : mem_t;

process(clk)
begin
if rising_edge(clk) then
if we = ‘1’ then mem(to_integer(waddr)) <= wdata; end if;
rdata <= mem(to_integer(raddr));
end if;
end process;

— 係数テーブル（ROM）
type coef_t is array (0 to 3) of signed(15 downto 0);
constant COEF : coef_t := (x”0012″, x”0034″, x”0034″, x”0012″);