VHDL記述のポイント：直接インスタンス化とcomponent宣言の使い分け

自プロジェクト内のVHDLモジュール同士の接続には、直接インスタンス化（entity work.モジュール名 を直接指定する記法）を基本とします。この記法ではcomponent宣言が不要で、ポート定義はentity側の1か所だけになるため、ポートの追加・変更時の二重修正と、宣言の食い違いによるエラーレポートが構造的になくなります。architectureを複数持つモジュールでは entity work.foo(rtl) のように使用するarchitectureも指定できます。一方、component宣言が必要となるのは、(1) ネットリストやEDIF等で提供されVHDLソースのないマクロ・IPコアを接続する場合、(2) 実体の差し替えをconfiguration文で制御したい場合、(3) 混在言語環境でツールがcomponent経由の接続を要求する場合などです。つまり「実体がVHDLソースとして手元にあるものは直接インスタンス化、外部提供のブラックボックスはcomponent宣言」という基準で整理できます。いずれの場合も、port mapは名前による結合（次項参照）で記述します。componentを使う場合は、ベンダ提供の宣言をコピーして使い、手打ちによる写し間違いを避けることも実務上のポイントです。

【コード例】
— 直接インスタンス化（component宣言不要）
u_fifo : entity work.fifo
generic map (WIDTH => 16, DEPTH => 512)
port map (
clk => clk,
din => data_in,
dout => data_out
);

— architecture指定も可能
u_core : entity work.core(rtl) port map ( … );