verilog記述のポイント：for文による組み合わせ回路の記述

always内のfor文は、合成時にループが静的に展開され、繰り返し回数分の並列回路として実装されます。ソフトウェアのように「順番に実行される」のではなく、「N個分の回路を一度に生成する」記述である点を理解することが出発点です。したがって、ループ回数は合成時に確定している必要があり（定数・parameter）、データに依存した可変回数ループは合成できません。典型的な用途は、ビット順反転、ビットごとのマスク処理、パリティ・多数決などのリダクション的計算、バイトレーン単位の選択処理など、規則的なビット・要素操作です。ループ変数はintegerで宣言し、組み合わせ回路として書く場合はalways @(*)内でブロッキング代入（=）を使います。累積型の計算（パリティ等）では、ループ前に初期値を代入してからループで畳み込む形にすると、意図が明確でラッチも防げます。注意点として、ループ展開の結果は「長い組み合わせ回路」になり得るため、ビット幅が大きい畳み込み処理は遅延が積み上がります。タイミングが厳しい場合は、パイプライン化やツリー構造への分割を検討します。generate-forとの使い分けは、「モジュールインスタンスやalwaysブロック自体を複数生成するのはgenerate-for、1つのalways内での規則的な計算はfor文」と整理できます。

【コード例】
parameter W = 8;
reg [W-1:0] rev;
integer i;
always @(*) begin
for (i = 0; i < W; i = i + 1)
rev[i] = din[W-1-i]; // ビット順反転（並列回路に展開）
end

reg p;
always @(*) begin
p = 1’b0;
for (i = 0; i < W; i = i + 1)
p = p ^ din[i]; // パリティ計算
end