verilog記述のポイント：valid／readyハンドシェイクによるデータ受け渡し

モジュール間のデータ受け渡しには、valid／readyハンドシェイクを標準インターフェースとして採用します。送り側はデータが有効なときvalidをアサートし、受け側は受け取れる状態のときreadyをアサートします。「validとreadyが同時に1のクロックエッジでデータが転送された」と定義することで、双方の都合を尊重した確実な受け渡しが成立します。設計上の要点は3つあります。(1) 送り側は、転送が成立する（valid & ready）までvalidとデータを保持し続けること。readyを待たずにデータを更新すると取りこぼしが発生します。(2) validはreadyに依存させずアサートすること（データがあるなら出す）。互いに相手待ちにするとデッドロックの原因になります。(3) パイプライン中間段でこのインターフェースを中継する場合、readyの逆流（バックプレッシャー）を正しく伝播させること。受け側がreadyを下げたら、上流も停止またはバッファリングが必要です。この作法はAXI-Streamをはじめ業界標準のストリームインターフェースと同じ考え方であり、これに揃えておくことでベンダIPや他設計との接続性も高まります。レート差が大きい箇所は、間にFIFOを挟んでハンドシェイクを緩衝する構成が定石です。

【コード例】
// 転送成立の定義
wire fire = valid & ready;

// 送り側：転送成立までデータとvalidを保持
always @(posedge clk or negedge rst_n) begin
if (!rst_n) valid <= 1’b0;
else if (gen_new) begin valid <= 1’b1; data <= new_data; end
else if (fire) valid <= 1’b0; // 成立したら解除
end