verilog記述のポイント:トグル同期によるクロックドメイン間のパルス受け渡し
| 設計内容分類 | FPGA |
|---|---|
| 解決できる課題 | CPU負荷低減 |
実現したい仕様・課題
あるクロックドメインで生成した1クロック幅のパルス(イベント通知)を別ドメインへ渡す場合、単純な2段フリップフロップ同期では、受け側クロックが遅いとパルスを取りこぼし、速いと多重検出する危険があります。ドメインをまたいでイベントを1回=1回として確実に伝えたいというのが課題です。
設計のポイント
パルスのクロックドメイン間受け渡しには、トグル同期(パルスをレベル反転に変換して渡す方式)を用います。送り側ドメインでは、パルスが発生するたびに1ビットのトグル信号を反転させます。パルスの「発生」という一瞬の事象を、「レベルが変わった」という持続する状態に変換するのがポイントで、これにより受け側クロックの速さに関係なく事象を保持したまま渡せます。受け側ドメインでは、トグル信号を2段フリップフロップで同期化した後、さらに1段遅延させた値とのXORを取ることで、「レベルが変化した」ことを検出し、受け側クロックの1クロック幅パルスとして再生します。この方式で1つのイベントは必ず1回のパルスとして伝わり、取りこぼしも多重検出も起こりません。制約として、送り側のイベント間隔が受け側の同期化遅延(2〜3クロック)より短いと、トグルが往復して検出漏れが生じるため、「イベント間隔が受け側数クロック分以上空く」ことを設計条件として保証します。高頻度のイベントや、イベントに付随するデータも渡したい場合は、この方式ではなくDCFIFOを使うのが適切です。トグル同期・2段同期・DCFIFOはCDCの基本3点セットとして、対象(レベル/パルス/データ)に応じて使い分けます。
【コード例】
// 送り側(clk_a):パルスをトグルに変換
always @(posedge clk_a) if (pulse_a) tgl <= ~tgl;
// 受け側(clk_b):同期化して変化を検出
reg s1, s2, s3;
always @(posedge clk_b) begin
s1 <= tgl; s2 <= s1; s3 <= s2;
end
wire pulse_b = s2 ^ s3; // clk_bドメインの1clk幅パルス

補足情報
設計のポイント 一覧
FPGA設計のポイント
- verilog記述のポイント:always内の出力はできる限り少なくする
- 定数のビット幅明示
- FPGAによるスキャンコンバータの実装
- ストリーミングデータ参照による高速演算処理
- FPGAによるLCDコントローラの実装
- USB HS FIFOによる高速計測アプリケーションの実装
- verilog記述のポイント:連接演算子を使う
- verilog記述のポイント:複雑な組み合わせ回路にfunctionを使用する
- verilog記述のポイント:wireとregの違い
- verilog記述のポイント:双方向ピン(inout)を使用する
- verilog記述のポイント:モジュールの接続
- verilog記述のポイント:output regを使用する
- verilog記述のポイント:定数にparameterを使う
- verilog記述のポイント:二次元配列
- verilog記述のポイント:ブロッキング・ノンブロッキング
- DCFIFOによりクロックが異なる回路を接続し、開発リードタイム短縮
- PC搭載システムのダウンサイジング
- 複数のSPIデバイスの同時制御
- ソフトコアプロセッサ使用によるマイコンとゲートアレイのワンチップ化
- verilog記述のポイント:case文にはdefaultを必ず記述する
- verilog記述のポイント:クロック分周ではなくクロックイネーブルを使う
- verilog記述のポイント:generate文による繰り返し回路の生成
- verilog記述のポイント:signedを使った符号付き演算
- verilog記述のポイント:除算・剰余演算を避ける
- verilog記述のポイント:演算結果のビット幅と桁あふれに注意する
- verilog記述のポイント:casex・casezの多用を避ける
- verilog記述のポイント:初期値に頼らずリセットで初期化する
- verilog記述のポイント:シフトレジスタの記述
- verilog記述のポイント:エッジ検出回路の記述
- verilog記述のポイント:チャタリング除去(デバウンス)回路
- verilog記述のポイント:パイプライン化による動作周波数の向上
- verilog記述のポイント:演算子の優先順位は括弧で明示する
- verilog記述のポイント:`defineとparameterの使い分け
- VHDL記述のポイント:signal代入はプロセス終了時に反映される
- VHDL記述のポイント:processの感度リスト漏れに注意する
- VHDL記述のポイント:型変換の作法(std_logic_vector・unsigned・signed・integer)
- VHDL記述のポイント:others => ‘0’ を活用する
- VHDL記述のポイント:rising_edge(clk)を使う
- VHDL記述のポイント:列挙型でステートマシンの状態を定義する
- VHDL記述のポイント:record型で関連信号をまとめる
- VHDL記述のポイント:packageで共通定義を集約する
- VHDL記述のポイント:数値リテラルの記述と型の修飾
- verilog記述のポイント:taskで手続きをまとめる(functionとの違い)
- verilog記述のポイント:for文による組み合わせ回路の記述
- verilog記述のポイント:インデックス付きパートセレクト(+:)でビットフィールドを扱う
- verilog記述のポイント:valid/readyハンドシェイクによるデータ受け渡し
- verilog記述のポイント:同期FIFOの設計
- VHDL記述のポイント:subtypeで意味のある型名を定義する
- VHDL記述のポイント:std_ulogicでマルチドライバを検出する
- FPGA利用によるCPU負荷の削減
- VHDL記述のポイント:after句・wait文は合成対象外と心得る
- VHDL記述のポイント:booleanとstd_logicの使い分け
- VHDL記述のポイント:aliasで信号やスライスに別名を付ける
- VHDL記述のポイント:shift_left・shift_right関数によるシフト演算
- VHDL記述のポイント:resize関数でビット幅を変換する
- VHDL記述のポイント:functionとprocedureの使い分け
- verilog記述のポイント:$readmemhによるメモリ・ROMの初期化
- verilog記述のポイント:グレイコードカウンタで多ビット値をドメイン間へ渡す
- verilog記述のポイント:トグル同期によるクロックドメイン間のパルス受け渡し
- VHDL記述のポイント:port mapは名前による結合を使う
- VHDL記述のポイント:直接インスタンス化とcomponent宣言の使い分け
- VHDL記述のポイント:constantで定数を定義する
- VHDL記述のポイント:integerにはrange指定を付ける
- VHDL記述のポイント:属性(’range・’length)で幅に依存しない記述
- VHDL記述のポイント:配列型の定義と活用
- VHDL記述のポイント:genericによるモジュールのパラメータ化
- VHDL記述のポイント:同時処理文(when-else/with-select)とprocessの使い分け
- VHDL記述のポイント:numeric_stdを使う(std_logic_arithを避ける)
- VHDL記述のポイント:signalとvariableの違いと使い分け
- VHDL記述のポイント:std_logicとstd_logic_vectorを使う
- verilog記述のポイント:トライステートはトップレベルのみで使用する
- verilog記述のポイント:ブロックRAMが推論される記述パターン
- verilog記述のポイント:ステートマシンの記述パターン
- verilog記述のポイント:2段フリップフロップによる非同期信号の同期化
- verilog記述のポイント:非同期リセットと同期リセットの使い分け
- verilog記述のポイント:組み合わせ回路のalwaysはalways @(*)で記述する



