VHDL記述のポイント：after句・wait文は合成対象外と心得る

after句による遅延指定、wait for（時間待ち）、wait until（条件待ち）などの時間制御は、シミュレーションのための記述であり、論理合成では遅延として実現されません（afterは単に無視され、waitを含むプロセスは多くのツールで合成不可です）。実回路の時間は、クロックとフリップフロップの段数によってのみ設計します。「10ns待つ」はafterではなく、クロック周期から換算したカウンタで実現し、「信号が立つまで待つ」はwait untilではなく、ステートマシンの遷移条件として記述します。この区別を明確にするため、合成対象のRTLファイルには時間制御構文を一切書かない、を規約とすることを推奨します。一方、テストベンチでは時間制御こそが主役です。クロック生成（wait for 半周期）、リセットシーケンス（wait for 数周期）、応答待ち（wait until done = ‘1’;）など、wait文を積極的に使ってシナリオを記述します。つまり「RTLはクロック同期の世界、テストベンチは時間の世界」という住み分けです。なお、テストベンチのwait untilにはタイムアウトを併設し（wait until done = ‘1’ for 1 ms; など）、DUTの不具合でシミュレーションが永久に止まらないようにしておくと、自動検証での運用が安定します。ドキュメントやレビューでも、時間制御構文の有無で「このファイルは合成対象か検証用か」を判別できるようになり、資産管理の面でも有効な規約となります。

【コード例】
— × RTLでの誤用：afterは合成で無視される
— y <= a after 10 ns;

— ○ 実回路の時間待ちはカウンタで（クロックから換算）
if cnt = WAIT_CYCLES-1 then state <= NEXT_S; end if;

— ○ テストベンチでは時間制御を積極活用
clk <= not clk after 5 ns; — クロック生成
wait until done = ‘1’ for 1 ms; — タイムアウト付き応答待ち