verilog記述のポイント：wireとregの違い

“wire（ネット型）は物理的な配線に相当し、それ自身は値を保持しません。assign文やモジュールの出力など、常に何らかの駆動源から値が供給されることを前提とする型で、wireとreg、モジュール間を相互接続する配線や、定数ビット列への接続に用います。一方reg（レジスタ型）は、always文の中で値がセットされ保持される変数で、ソフトウェアの「変数」に近いイメージですが、記述の仕方によって順序回路（フリップフロップ）にも組み合わせ回路にもなる点に注意が必要です。always @(posedge clk)のようにクロックエッジで代入すればフリップフロップ（順序回路）となり、always @(*)で全入力に反応させて代入すれば組み合わせ回路となります。後者で分岐に抜けがあると意図しないラッチが生成されるため、全条件で値を確定させます。使い分けの基本は、「assignで駆動する信号やモジュール接続にはwire、always内で値を生成・保持する信号にはreg」と整理すると分かりやすいでしょう。なお論理合成上は、wire・regいずれも適切に駆動されていれば等価な回路になり、reg型であっても必ずしもレジスタ（記憶素子）になるとは限りません。型の名称と実際に生成される回路は別物であると理解しておくことが、誤解を避けるうえで重要です（SystemVerilogではlogic型で両者を統一的に扱えます）。

【コード例】
wire w;
assign w = a & b; // 組み合わせ回路。wireはassignで駆動する

reg [7:0] r;
always @(posedge clk) // クロックでセット → 順序回路(FF)になる
r <= r + 8’d1;”