verilog記述のポイント：output regを使用する

“出力端子を output reg として宣言すると、その出力端子を直接always文の中で代入対象（レジスタ）にでき、内部レジスタと出力用wireを別に用意してassignでつなぐ必要がなくなります。これにより中間信号の宣言が不要になり、コード量を削減しつつ、出力がレジスタ（フリップフロップ）であることを宣言部で明確に示せます。たとえば output reg [7:0] data_out; と宣言し、always @(posedge clk) 内で data_out <= …; と記述すれば、クロック同期した出力レジスタがそのまま構成されます。一方、組み合わせ回路としてassignで駆動する出力は output（wire）のままとします。出力をレジスタ化すると、出力タイミングがクロックに揃い、グリッチ（一時的な信号の乱れ）を抑えてタイミング設計が安定するという利点もあります。なお output reg はあくまで「always内で代入する出力」を表す宣言であり、記述内容によって生成回路が決まる点は wire／reg と同様です（SystemVerilogでは output logic で統一的に記述できます）。

【コード例】
module counter(input clk, input rst_n, output reg [7:0] cnt);
always @(posedge clk or negedge rst_n)
if (!rst_n) cnt <= 8’d0;
else cnt <= cnt + 8’d1;
endmodule”